ST SPC560P34 Manuale utente

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1

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September 2013 Doc ID 16912 Rev 5 1/936

RM0046

Reference manual

SPC560P34/SPC560P40 32-bit MCU family

built on the embedded Power Architecture®

Introduction

The SPC560P40/34 microcontroller is built on the Power Architecture®platform. The Power

Architecture based 32-bit microcontrollers represent the latest achievement in integrated

automotive application controllers. This device family integrates the most advanced and up-

to-date motor control design features.

The safety features included in SPC560P40/34 (such us fault collection unit, safety port or

flash memory and SRAM with ECC) support the design of system applications where safety

is a requirement.

www.st.com

Contents RM0046

2/936 Doc ID 16912 Rev 5

Contents

Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

Audience. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

Chapter organization and device-specific information . . . . . . . . . . . . . . . . . . . . . 45

References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

1.1 The SPC560P40/34 microcontroller family . . . . . . . . . . . . . . . . . . . . . . . 46

1.2 Target applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

1.2.1 Application examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

1.4 Critical performance parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

1.5 Chip-level features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

1.6 Module features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

1.6.1 High performance e200z0 core processor . . . . . . . . . . . . . . . . . . . . . . . 53

1.6.2 Crossbar switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

1.6.3 Enhanced direct memory access (eDMA) . . . . . . . . . . . . . . . . . . . . . . . 54

1.6.4 Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

1.6.5 Static random access memory (SRAM) . . . . . . . . . . . . . . . . . . . . . . . . . 56

1.6.6 Interrupt controller (INTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

1.6.7 System status and configuration module (SSCM) . . . . . . . . . . . . . . . . . 57

1.6.8 System clocks and clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

1.6.9 Frequency-modulated phase-locked loop (FMPLL) . . . . . . . . . . . . . . . . 57

1.6.10 Main oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.6.11 Internal RC oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.6.12 Periodic interrupt timer (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.6.13 System timer module (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.6.14 Software watchdog timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.6.15 Fault collection unit (FCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

1.6.16 System integration unit – Lite (SIUL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

1.6.17 Boot and censorship . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

1.6.18 Error correction status module (ECSM) . . . . . . . . . . . . . . . . . . . . . . . . . 60

1.6.19 Peripheral bridge (PBRIDGE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

RM0046 Contents

Doc ID 16912 Rev 5 3/936

1.6.20 Controller area network (FlexCAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

1.6.21 Safety port (FlexCAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

1.6.22 Serial communication interface module (LINFlex) . . . . . . . . . . . . . . . . . 62

1.6.23 Deserial serial peripheral interface (DSPI) . . . . . . . . . . . . . . . . . . . . . . 62

1.6.24 Pulse width modulator (FlexPWM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

1.6.25 eTimer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

1.6.26 Analog-to-digital converter (ADC) module . . . . . . . . . . . . . . . . . . . . . . . 65

1.6.27 Cross triggering unit (CTU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

1.6.28 Nexus Development Interface (NDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

1.6.29 Cyclic redundancy check (CRC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

1.6.30 IEEE 1149.1 JTAG controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

1.6.31 On-chip voltage regulator (VREG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

1.7 Developer environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

1.8 Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

2 SPC560P40/34 memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

3 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

3.1 100-pin LQFP pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

3.2 64-pin LQFP pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

3.3 Pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

3.3.1 Power supply and reference voltage pins . . . . . . . . . . . . . . . . . . . . . . . 75

3.3.2 System pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

3.3.3 Pin multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

3.4 CTU / ADC / FlexPWM / eTimer connections . . . . . . . . . . . . . . . . . . . . . 88

4 Clock Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

4.1 Clock architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

4.2 Available clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

4.2.1 FMPLL input reference clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

4.2.2 Clock selectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.2.3 Auxiliary Clock Selector 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.2.4 Auxiliary Clock Selector 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.2.5 Auxiliary Clock Selector 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.2.6 Auxiliary clock dividers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.2.7 External clock divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

Contents RM0046

4/936 Doc ID 16912 Rev 5

4.3 Alternate module clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

4.3.1 FlexCAN clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

4.3.2 SWT clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

4.3.3 Cross Triggering Unit (CTU) clock domains . . . . . . . . . . . . . . . . . . . . . . 96

4.3.4 Peripherals behind the IPS bus clock sync bridge . . . . . . . . . . . . . . . . . 96

4.4 Clock behavior in STOP and HALT mode . . . . . . . . . . . . . . . . . . . . . . . . 97

4.5 System clock functional safety . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

4.6 IRC 16 MHz internal RC oscillator (RC_CTL) . . . . . . . . . . . . . . . . . . . . . 98

4.7 XOSC external crystal oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

4.7.1 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

4.7.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

4.8 Frequency Modulated Phase Locked Loop (FMPLL) . . . . . . . . . . . . . . . 100

4.8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

4.8.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

4.8.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

4.8.4 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

4.8.5 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

4.8.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

4.8.7 Recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

4.9 Clock Monitor Unit (CMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

4.9.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

4.9.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

4.9.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

4.9.4 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . 111

5 Clock Generation Module (MC_CGM). . . . . . . . . . . . . . . . . . . . . . . . . . 116

5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

5.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

5.3 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

5.4 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

5.5 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

5.5.1 Output Clock Enable Register (CGM_OC_EN) . . . . . . . . . . . . . . . . . . 124

5.5.2 Output Clock Division Select Register (CGM_OCDS_SC) . . . . . . . . . 124

5.5.3 System Clock Select Status Register (CGM_SC_SS) . . . . . . . . . . . . . 125

5.5.4 System Clock Divider Configuration Register (CGM_SC_DC0) . . . . . 126

5.5.5 Auxiliary Clock 0 Select Control Register (CGM_AC0_SC) . . . . . . . . . 127

RM0046 Contents

Doc ID 16912 Rev 5 5/936

5.5.6 Auxiliary Clock 0 Divider Configuration Register (CGM_AC0_DC0) . . 128

5.5.7 Auxiliary Clock 1 Select Control Register (CGM_AC1_SC) . . . . . . . . . 128

5.5.8 Auxiliary Clock 1 Divider Configuration Register (CGM_AC1_DC0) . . 129

5.5.9 Auxiliary Clock 2 Select Control Register (CGM_AC2_SC) . . . . . . . . . 130

5.5.10 Auxiliary Clock 2 Divider Configuration Register (CGM_AC2_DC0) . . 131

5.6 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

5.7 System Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

5.7.1 System Clock Source Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

5.7.2 System Clock Disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

5.7.3 System Clock Dividers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

5.8 Auxiliary Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

5.8.1 Auxiliary Clock Source Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

5.8.2 Auxiliary Clock Dividers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

5.9 Dividers Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

5.10 Output Clock Multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

5.11 Output Clock Division Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

6 Mode Entry Module (MC_ME) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

6.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

6.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

6.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

6.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

6.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

6.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

6.3.2 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

6.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

6.4.1 Mode Transition Request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

6.4.2 Modes Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

6.4.3 Mode Transition Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

6.4.4 Protection of Mode Configuration Registers . . . . . . . . . . . . . . . . . . . . 180

6.4.5 Mode Transition Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

6.4.6 Peripheral Clock Gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182

6.4.7 Application Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182

7 Power Control Unit (MC_PCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

Contents RM0046

6/936 Doc ID 16912 Rev 5

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

7.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

7.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

7.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

8 Reset Generation Module (MC_RGM). . . . . . . . . . . . . . . . . . . . . . . . . . 187

8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

8.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

8.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

8.1.3 Reset Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

8.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

8.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

8.3.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

8.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

8.4.1 Reset State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

8.4.2 Destructive Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

8.4.3 External Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

8.4.4 Functional Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

8.4.5 Alternate Event Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

8.4.6 Boot Mode Capturing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

9 Interrupt Controller (INTC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

9.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

9.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

9.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

9.4.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

9.5 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 212

9.5.1 Module memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

9.5.2 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

9.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

9.6.1 Interrupt request sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

9.6.2 Priority management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

RM0046 Contents

Doc ID 16912 Rev 5 7/936

9.6.3 Handshaking with processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

9.7 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

9.7.1 Initialization flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

9.7.2 Interrupt exception handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

9.7.3 ISR, RTOS, and task hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234

9.7.4 Order of execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

9.7.5 Priority ceiling protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

9.7.6 Selecting priorities according to request rates and deadlines . . . . . . . 237

9.7.7 Software configurable interrupt requests . . . . . . . . . . . . . . . . . . . . . . . 237

9.7.8 Lowering priority within an ISR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

9.7.9 Negating an interrupt request outside of its ISR . . . . . . . . . . . . . . . . . 238

9.7.10 Examining LIFO contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

10 System Status and Configuration Module (SSCM) . . . . . . . . . . . . . . . 240

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

10.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

10.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

10.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

10.2 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 241

10.2.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

10.2.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

10.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

10.4 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

10.4.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

11 System Integration Unit Lite (SIUL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

11.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

11.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

11.3.1 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

11.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

11.4.1 Detailed signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

11.5 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 251

11.5.1 SIUL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

11.5.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

11.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

Contents RM0046

8/936 Doc ID 16912 Rev 5

11.6.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

11.6.2 Pad control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

11.6.3 General purpose input and output pads (GPIO) . . . . . . . . . . . . . . . . . 267

11.6.4 External interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268

11.7 Pin muxing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269

12 e200z0 and e200z0h Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

12.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

12.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

12.2.1 Microarchitecture summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

12.3 Core registers and programmer’s model . . . . . . . . . . . . . . . . . . . . . . . . 275

12.3.1 Unimplemented SPRs and read-only SPRs . . . . . . . . . . . . . . . . . . . . 278

12.4 Instruction summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278

13 Peripheral Bridge (PBRIDGE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

13.1.1 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

13.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

13.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

13.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280

13.2.1 Access support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280

13.2.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280

14 Crossbar Switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

14.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

14.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.5.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.5.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.6.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

14.6.3 Master ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

14.6.4 Slave ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

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14.6.5 Priority assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

14.6.6 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

15 Error Correction Status Module (ECSM) . . . . . . . . . . . . . . . . . . . . . . . 286

15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

15.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

15.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

15.4 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 286

15.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287

15.4.2 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

15.4.3 ECSM_reg_protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

16 Internal Static RAM (SRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

16.2 SRAM operating mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

16.3 Module memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

16.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

16.5 SRAM ECC mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

16.5.1 Access timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

16.5.2 Reset effects on SRAM accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

16.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

16.7 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 310

17 Flash Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

17.2 Platform Flash controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

17.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

17.2.2 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

17.2.3 External signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

17.2.4 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . 313

17.2.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

17.2.6 Basic interface protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

17.2.7 Access protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

17.2.8 Read cycles — buffer miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

17.2.9 Read cycles — buffer hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

17.2.10 Write cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

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10/936 Doc ID 16912 Rev 5

17.2.11 Error termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

17.2.12 Access pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

17.2.13 Flash error response operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

17.2.14 Bank0 page read buffers and prefetch operation . . . . . . . . . . . . . . . . . 318

17.2.15 Bank1 temporary holding register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

17.2.16 Read-While-Write functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321

17.2.17 Wait state emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

17.2.18 Timing diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

17.3 Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

17.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

17.3.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

17.3.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

17.3.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

17.3.5 Operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336

17.3.6 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

17.3.7 Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

17.3.8 Code Flash programming considerations . . . . . . . . . . . . . . . . . . . . . . 370

18 Enhanced Direct Memory Access (eDMA) . . . . . . . . . . . . . . . . . . . . . . 382

18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382

18.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382

18.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383

18.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383

18.4.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383

18.4.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384

18.5 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384

18.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384

18.5.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386

18.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406

18.6.1 eDMA microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406

18.6.2 eDMA basic data flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407

18.6.3 eDMA performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410

18.7 Initialization / application information . . . . . . . . . . . . . . . . . . . . . . . . . . . 414

18.7.1 eDMA initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414

18.7.2 DMA programming errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416

18.7.3 DMA request assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416