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December 2015 DocID024597 Rev 3 1/1693

1

RM0351

Reference manual

STM32L4x6 advanced ARM®-based 32-bit MCUs

Introduction

This reference manual targets application developers. It provides complete information on

how to use the STM32L4x6 microcontroller memory and peripherals.

The STM32L4x6 is a family of microcontrollers with different memory sizes, packages and

peripherals.

For ordering information, mechanical and electrical device characteristics please refer to the

corresponding datasheets.

For information on the ARM®Cortex®-M4 core, please refer to the Cortex®-M4 Technic al

Reference Manual.

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•Cortex®-M4 programming manual (PM0214)

www.st.com

Contents RM0351

2/1693 DocID024597 Rev 3

Contents

1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

1.1 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

1.2 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

1.3 Peripheral availability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2 System and memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.1.1 S0: I-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

2.1.2 S1: D-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

2.1.3 S2: S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

2.1.4 S3, S4: DMA-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

2.1.5 BusMatrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

2.2 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

2.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

2.2.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . . 67

2.3 Bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

2.4 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

2.4.1 SRAM2 Parity check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

2.4.2 SRAM2 Write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

2.4.3 SRAM2 Read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

2.4.4 SRAM2 Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

2.5 Flash memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

2.6 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

3 Embedded Flash memory (FLASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

3.2 FLASH main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

3.3 FLASH functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

3.3.1 Flash memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

3.3.2 Error code correction (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

3.3.3 Read access latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

3.3.4 Adaptive real-time memory accelerator (ART Accelerator™) . . . . . . . . 83

3.3.5 Flash program and erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

DocID024597 Rev 3 3/1693

RM0351 Contents

43

3.3.6 Flash main memory erase sequences . . . . . . . . . . . . . . . . . . . . . . . . . . 86

3.3.7 Flash main memory programming sequences . . . . . . . . . . . . . . . . . . . . 87

3.3.8 Read-while-write (RWW) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

3.4 FLASH option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

3.4.1 Option bytes description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

3.4.2 Option bytes programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

3.5 FLASH memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.5.1 Read protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.5.2 Proprietary code readout protection (PCROP) . . . . . . . . . . . . . . . . . . 103

3.5.3 Write protection (WRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

3.6 FLASH interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

3.7 FLASH registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

3.7.1 Flash access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . . 106

3.7.2 Flash Power-down key register (FLASH_PDKEYR) . . . . . . . . . . . . . . 107

3.7.3 Flash key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

3.7.4 Flash option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . . 108

3.7.5 Flash status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

3.7.6 Flash control register (FLASH_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

3.7.7 Flash ECC register (FLASH_ECCR) . . . . . . . . . . . . . . . . . . . . . . . . . . 112

3.7.8 Flash option register (FLASH_OPTR) . . . . . . . . . . . . . . . . . . . . . . . . . 113

3.7.9 Flash Bank 1 PCROP Start address register (FLASH_PCROP1SR) . 114

3.7.10 Flash Bank 1 PCROP End address register (FLASH_PCROP1ER) . . 115

3.7.11 Flash Bank 1 WRP area A address register (FLASH_WRP1AR) . . . . 115

3.7.12 Flash Bank 1 WRP area B address register (FLASH_WRP1BR) . . . . 116

3.7.13 Flash Bank 2 PCROP Start address register (FLASH_PCROP2SR) . 116

3.7.14 Flash Bank 2 PCROP End address register (FLASH_PCROP2ER) . . 117

3.7.15 Flash Bank 2 WRP area A address register (FLASH_WRP2AR) . . . . 117

3.7.16 Flash Bank 2 WRP area B address register (FLASH_WRP2BR) . . . . 118

3.7.17 FLASH register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

4 Firewall (FW) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

4.2 Firewall main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

4.3 Firewall functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

4.3.1 Firewall AMBA bus snoop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

4.3.2 Functional requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

Contents RM0351

4/1693 DocID024597 Rev 3

4.3.3 Firewall segments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

4.3.4 Segment accesses and properties . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

4.3.5 Firewall initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

4.3.6 Firewall states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

4.4 Firewall registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

4.4.1 Code segment start address (FW_CSSA) . . . . . . . . . . . . . . . . . . . . . . 128

4.4.2 Code segment length (FW_CSL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

4.4.3 Non-volatile data segment start address (FW_NVDSSA) . . . . . . . . . . 129

4.4.4 Non-volatile data segment length (FW_NVDSL) . . . . . . . . . . . . . . . . . 129

4.4.5 Volatile data segment start address (FW_VDSSA) . . . . . . . . . . . . . . . 130

4.4.6 Volatile data segment length (FW_VDSL) . . . . . . . . . . . . . . . . . . . . . . 130

4.4.7 Configuration register (FW_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

4.4.8 Firewall register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

5 Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

5.1 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

5.1.1 Independent analog peripherals supply . . . . . . . . . . . . . . . . . . . . . . . . 134

5.1.2 Independent I/O supply rail . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

5.1.3 Independent USB transceivers supply . . . . . . . . . . . . . . . . . . . . . . . . . 135

5.1.4 Independent LCD supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

5.1.5 Battery backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

5.1.6 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

5.1.7 Dynamic voltage scaling management . . . . . . . . . . . . . . . . . . . . . . . . 138

5.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

5.2.1 Power-on reset (POR) / power-down reset (PDR) / brown-out reset

(BOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

5.2.2 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . 139

5.2.3 Peripheral Voltage Monitoring (PVM) . . . . . . . . . . . . . . . . . . . . . . . . . 140

5.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

5.3.1 Run mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

5.3.2 Low-power run mode (LP run) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

5.3.3 Low power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

5.3.4 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

5.3.5 Low-power sleep mode (LP sleep) . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

5.3.6 Stop 0 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

5.3.7 Stop 1 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

5.3.8 Stop 2 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

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RM0351 Contents

43

5.3.9 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

5.3.10 Shutdown mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

5.3.11 Auto-wakeup from low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . 160

5.4 PWR registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

5.4.1 Power control register 1 (PWR_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . 161

5.4.2 Power control register 2 (PWR_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . 162

5.4.3 Power control register 3 (PWR_CR3) . . . . . . . . . . . . . . . . . . . . . . . . . 163

5.4.4 Power control register 4 (PWR_CR4) . . . . . . . . . . . . . . . . . . . . . . . . . 164

5.4.5 Power status register 1 (PWR_SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . 165

5.4.6 Power status register 2 (PWR_SR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 166

5.4.7 Power status clear register (PWR_SCR) . . . . . . . . . . . . . . . . . . . . . . . 168

5.4.8 Power Port A pull-up control register (PWR_PUCRA) . . . . . . . . . . . . . 168

5.4.9 Power Port A pull-down control register (PWR_PDCRA) . . . . . . . . . . 169

5.4.10 Power Port B pull-up control register (PWR_PUCRB) . . . . . . . . . . . . . 169

5.4.11 Power Port B pull-down control register (PWR_PDCRB) . . . . . . . . . . 170

5.4.12 Power Port C pull-up control register (PWR_PUCRC) . . . . . . . . . . . . 170

5.4.13 Power Port C pull-down control register (PWR_PDCRC) . . . . . . . . . . 171

5.4.14 Power Port D pull-up control register (PWR_PUCRD) . . . . . . . . . . . . 171

5.4.15 Power Port D pull-down control register (PWR_PDCRD) . . . . . . . . . . 172

5.4.16 Power Port E pull-up control register (PWR_PUCRE) . . . . . . . . . . . . . 172

5.4.17 Power Port E pull-down control register (PWR_PDCRE) . . . . . . . . . . 173

5.4.18 Power Port F pull-up control register (PWR_PUCRF) . . . . . . . . . . . . . 173

5.4.19 Power Port F pull-down control register (PWR_PDCRF) . . . . . . . . . . 173

5.4.20 Power Port G pull-up control register (PWR_PUCRG) . . . . . . . . . . . . 174

5.4.21 Power Port G pull-down control register (PWR_PDCRG) . . . . . . . . . . 174

5.4.22 Power Port H pull-up control register (PWR_PUCRH) . . . . . . . . . . . . 175

5.4.23 Power Port H pull-down control register (PWR_PDCRH) . . . . . . . . . . 175

5.4.24 PWR register map and reset value table . . . . . . . . . . . . . . . . . . . . . . . 177

6 Reset and clock control (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

6.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

6.1.1 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

6.1.2 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

6.1.3 Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

6.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

6.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

6.2.2 HSI16 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

Contents RM0351

6/1693 DocID024597 Rev 3

6.2.3 MSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

6.2.4 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

6.2.5 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

6.2.6 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

6.2.7 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

6.2.8 Clock source frequency versus voltage scaling . . . . . . . . . . . . . . . . . . 189

6.2.9 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

6.2.10 Clock security system on LSE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

6.2.11 ADC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

6.2.12 RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

6.2.13 Timer clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

6.2.14 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

6.2.15 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

6.2.16 Internal/external clock measurement with TIM15/TIM16/TIM17 . . . . . 192

6.2.17 Peripheral clock enable register

(RCC_AHBxENR, RCC_APBxENRy) . . . . . . . . . . . . . . . . . . . . . . . . . 195

6.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

6.4 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

6.4.1 Clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

6.4.2 Internal clock sources calibration register (RCC_ICSCR) . . . . . . . . . . 199

6.4.3 Clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . . . . 200

6.4.4 PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . . . . . 203

6.4.5 PLLSAI1 configuration register (RCC_PLLSAI1CFGR) . . . . . . . . . . . 206

6.4.6 PLLSAI2 configuration register (RCC_PLLSAI2CFGR) . . . . . . . . . . . 209

6.4.7 Clock interrupt enable register (RCC_CIER) . . . . . . . . . . . . . . . . . . . . 211

6.4.8 Clock interrupt flag register (RCC_CIFR) . . . . . . . . . . . . . . . . . . . . . . 213

6.4.9 Clock interrupt clear register (RCC_CICR) . . . . . . . . . . . . . . . . . . . . . 215

6.4.10 AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . . . . . 216

6.4.11 AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . . . . . 217

6.4.12 AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . . . . . 218

6.4.13 APB1 peripheral reset register 1 (RCC_APB1RSTR1) . . . . . . . . . . . . 220

6.4.14 APB1 peripheral reset register 2 (RCC_APB1RSTR2) . . . . . . . . . . . . 222

6.4.15 APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . 223

6.4.16 AHB1 peripheral clock enable register (RCC_AHB1ENR) . . . . . . . . . 224

6.4.17 AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . . . . . 225

6.4.18 AHB3 peripheral clock enable register(RCC_AHB3ENR) . . . . . . . . . . 227

6.4.19 APB1 peripheral clock enable register 1 (RCC_APB1ENR1) . . . . . . . 227

DocID024597 Rev 3 7/1693

RM0351 Contents

43

6.4.20 APB1 peripheral clock enable register 2 (RCC_APB1ENR2) . . . . . . . 230

6.4.21 APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . 232

6.4.22 AHB1 peripheral clocks enable in Sleep and Stop modes register

(RCC_AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

6.4.23 AHB2 peripheral clocks enable in Sleep and Stop modes register

(RCC_AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234

6.4.24 AHB3 peripheral clocks enable in Sleep and Stop modes register

(RCC_AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

6.4.25 APB1 peripheral clocks enable in Sleep and Stop modes register 1

(RCC_APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

6.4.26 APB1 peripheral clocks enable in Sleep and Stop modes register 2

(RCC_APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

6.4.27 APB2 peripheral clocks enable in Sleep and Stop modes register

(RCC_APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

6.4.28 Peripherals independent clock configuration register (RCC_CCIPR) . 243

6.4.29 Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . . . . . 246

6.4.30 Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

6.4.31 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

7 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254

7.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254

7.3 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254

7.3.1 General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

7.3.2 I/O pin alternate function multiplexer and mapping . . . . . . . . . . . . . . . 257

7.3.3 I/O port control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

7.3.4 I/O port data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

7.3.5 I/O data bitwise handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

7.3.6 GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

7.3.7 I/O alternate function input/output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

7.3.8 External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

7.3.9 Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

7.3.10 Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

7.3.11 Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261

7.3.12 Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

7.3.13 Using the HSE or LSE oscillator pins as GPIOs . . . . . . . . . . . . . . . . . 263

7.3.14 Using the GPIO pins in the RTC supply domain . . . . . . . . . . . . . . . . . 263

7.4 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

Contents RM0351

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7.4.1 GPIO port mode register (GPIOx_MODER) (x =A..H) . . . . . . . . . . . . . 264

7.4.2 GPIO port output type register (GPIOx_OTYPER) (x = A..H) . . . . . . . 264

7.4.3 GPIO port output speed register (GPIOx_OSPEEDR)

(x = A..H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265

7.4.4 GPIO port pull-up/pull-down register (GPIOx_PUPDR)

(x = A..H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265

7.4.5 GPIO port input data register (GPIOx_IDR) (x = A..H) . . . . . . . . . . . . 266

7.4.6 GPIO port output data register (GPIOx_ODR) (x = A..H) . . . . . . . . . . 266

7.4.7 GPIO port bit set/reset register (GPIOx_BSRR) (x = A..H) . . . . . . . . . 266

7.4.8 GPIO port configuration lock register (GPIOx_LCKR)

(x = A..H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

7.4.9 GPIO alternate function low register (GPIOx_AFRL)

(x = A..H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268

7.4.10 GPIO alternate function high register (GPIOx_AFRH)

(x = A..H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269

7.4.11 GPIO port bit reset register (GPIOx_BRR) (x =A..H) . . . . . . . . . . . . . . 269

7.4.12 GPIO port analog switch control register (GPIOx_ASCR)(x = A..H) . . 269

7.4.13 GPIO register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

8 System configuration controller (SYSCFG) . . . . . . . . . . . . . . . . . . . . 273

8.1 SYSCFG main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273

8.2 SYSCFG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273

8.2.1 SYSCFG memory remap register (SYSCFG_MEMRMP) . . . . . . . . . . 273

8.2.2 SYSCFG configuration register 1 (SYSCFG_CFGR1) . . . . . . . . . . . . 274

8.2.3 SYSCFG external interrupt configuration register 1

(SYSCFG_EXTICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

8.2.4 SYSCFG external interrupt configuration register 2

(SYSCFG_EXTICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278

8.2.5 SYSCFG external interrupt configuration register 3

(SYSCFG_EXTICR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

8.2.6 SYSCFG external interrupt configuration register 4

(SYSCFG_EXTICR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

8.2.7 SYSCFG SRAM2 control and status register (SYSCFG_SCSR) . . . . 282

8.2.8 SYSCFG configuration register 2 (SYSCFG_CFGR2) . . . . . . . . . . . . 283

8.2.9 SYSCFG SRAM2 write protection register (SYSCFG_SWPR) . . . . . . 283

8.2.10 SYSCFG SRAM2 key register (SYSCFG_SKR) . . . . . . . . . . . . . . . . . 284

8.2.11 SYSCFG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

9 Peripherals interconnect matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

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RM0351 Contents

43

9.2 Connection summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

9.3 Interconnection details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287

9.3.1 From timer (TIM1/TIM2/TIM3/TIM4/TIM5/TIM8/TIM15/TIM16/TIM17) to

timer (TIM1/TIM2/TIM3/TIM4/TIM5/TIM8/TIM15) . . . . . . . . . . . . . . . . 287

9.3.2 From timer (TIM1/TIM2/TIM3/TIM4/TIM6/TIM8/TIM15) and EXTI to ADC

(ADC1/ADC2/ADC3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

9.3.3 From ADC (ADC1/ADC2/ADC3) to timer (TIM1/TIM8) . . . . . . . . . . . . 289

9.3.4 From timer (TIM2/TIM4/TIM5/TIM6/TIM7/TIM8) and EXTI to DAC

(DAC1/DAC2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289

9.3.5 From timer (TIM1/TIM3/TIM4/TIM6/TIM7/TIM8/TIM16) and EXTI to

DFSDM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289

9.3.6 From DFSDM to timer (TIM1/TIM8/TIM15/TIM16/TIM17) . . . . . . . . . . 290

9.3.7 From HSE, LSE, LSI, MSI, MCO, RTC to timer

(TIM2/TIM15/TIM16/TIM17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290

9.3.8 From RTC, COMP1, COMP2 to low-power timer (LPTIM1/LPTIM2) . . 291

9.3.9 From timer (TIM1/TIM2/TIM3/TIM8/TIM15) to comparators

(COMP1/COMP2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

9.3.10 From ADC (ADC1) to ADC (ADC2) . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

9.3.11 From USB to timer (TIM2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

9.3.12 From internal analog source to ADC (ADC1/ADC2/ADC3) and OPAMP

(OPAMP1/OPAM2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

9.3.13 From comparators (COMP1/COMP2) to timers

(TIM1/TIM2/TIM3/TIM8/TIM15/TIM16/TIM17) . . . . . . . . . . . . . . . . . . . 293

9.3.14 From system errors to timers (TIM1/TIM8/TIM15/TIM16/TIM17) . . . . 293

9.3.15 From timers (TIM16/TIM17) to IRTIM . . . . . . . . . . . . . . . . . . . . . . . . . 294

10 Direct memory access controller (DMA) . . . . . . . . . . . . . . . . . . . . . . . 295

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

10.2 DMA main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

10.3 DMA implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

10.4 DMA functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

10.4.1 DMA transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

10.4.2 Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

10.4.3 DMA channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

10.4.4 Programmable data width, data alignment and endians . . . . . . . . . . . 299

10.4.5 Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

10.4.6 DMA interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

10.4.7 DMA request mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302

10.5 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

Contents RM0351

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10.5.1 DMA interrupt status register (DMA_ISR) . . . . . . . . . . . . . . . . . . . . . . 307

10.5.2 DMA interrupt flag clear register (DMA_IFCR) . . . . . . . . . . . . . . . . . . 308

10.5.3 DMA channel x configuration register (DMA_CCRx)

(x = 1..7 , where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . 309

10.5.4 DMA channel x number of data register (DMA_CNDTRx) (x = 1..7,

where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

10.5.5 DMA channel x peripheral address register (DMA_CPARx) (x = 1..7,

where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

10.5.6 DMA channel x memory address register (DMA_CMARx) (x = 1..7,

where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

10.5.7 DMA1 channel selection register (DMA1_CSELR) . . . . . . . . . . . . . . . 313

10.5.8 DMA2 channel selection register (DMA2_CSELR) . . . . . . . . . . . . . . . 315

10.5.9 DMA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

11 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . 319

11.1 NVIC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

11.2 SysTick calibration value register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

11.3 Interrupt and exception vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

12 Extended interrupts and events controller (EXTI) . . . . . . . . . . . . . . . 324

12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

12.2 EXTI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

12.3 EXTI functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

12.3.1 EXTI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

12.3.2 Wakeup event management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

12.3.3 Peripherals asynchronous Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . 326

12.3.4 Hardware interrupt selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326

12.3.5 Hardware event selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326

12.3.6 Software interrupt/event selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326

12.4 EXTI interrupt/event line mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326

12.5 EXTI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329

12.5.1 Interrupt mask register 1 (EXTI_IMR1) . . . . . . . . . . . . . . . . . . . . . . . . 329

12.5.2 Event mask register 1 (EXTI_EMR1) . . . . . . . . . . . . . . . . . . . . . . . . . . 329

12.5.3 Rising trigger selection register 1 (EXTI_RTSR1) . . . . . . . . . . . . . . . . 330

12.5.4 Falling trigger selection register 1 (EXTI_FTSR1) . . . . . . . . . . . . . . . . 330

12.5.5 Software interrupt event register 1 (EXTI_SWIER1) . . . . . . . . . . . . . . 331

12.5.6 Pending register 1 (EXTI_PR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332