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November 2020 RM0453 Rev 1 1/1461

1

RM0453

Reference manual

STM32WL5x advanced Arm®-based 32-bit MCUs

with sub-GHz radio solution

Introduction

This reference manual targets application developers. It provides complete information on

how to use the STM32WL5x microcontrollers memory and peripherals.

STM32WL5x microcontrollers with integrated sub-GHZ radio operating in the

150 - 960 MHz ISM band, belong to a family of microcontrollers with different memory sizes,

packages and peripherals.

For ordering information, mechanical and electrical device characteristics, refer to the

corresponding datasheets.

For information on the Arm®Cortex®-Mx cores, refer to the corresponding Arm® Tech n i c al

Reference Manuals available on http://infocenter.arm.com.

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•STM32WL55xx STM32WL54xx datasheet (DS13293)

www.st.com

Contents RM0453

2/1461 RM0453 Rev 1

Contents

1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.1 General information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.2 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.3 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

1.4 Availability of peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

2 Memory and bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2.1.1 S0: CPU1 I-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.1.2 S1: CPU1 D-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.1.3 S2: CPU1 S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.1.4 S3: CPU2 S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.1.5 S4, S5: DMA-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.2 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.3 CPU2 boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

2.4 SRAM erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

2.5 Memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

2.6 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

2.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

2.6.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . . 71

2.6.3 CPU1 bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

3 Global security controller (GTZC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

3.1 GTZC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

3.2 GTZC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

3.3 GTZC security system architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

3.4 GTZC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

3.4.1 GTZC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

3.4.2 GTZC internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

3.4.3 Illegal access definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

3.4.4 Security controller (TZSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

3.4.5 Security illegal access controller (TZIC) . . . . . . . . . . . . . . . . . . . . . . . . 83

3.4.6 Power-on/reset state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

RM0453 Rev 1 3/1461

RM0453 Contents

43

3.4.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

3.5 GTZC TZSC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

3.5.1 GTZC TZSC control register (GTZC_TZSC_CR) . . . . . . . . . . . . . . . . . 84

3.5.2 GTZC TZSC security configuration register

(GTZC_TZSC_SECCFGR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

3.5.3 GTZC TZSC privileged configuration register

(GTZC_TZSC_PRIVCFGR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

3.5.4 GTZC TZSC unprivileged watermark 1 register

(GTZC_TZSC_MPCWM1_UPWMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

3.5.5 GTZC TZSC unprivileged writable watermark 1 register

(GTZC_TZSC_MPCWM1_UPWWMR) . . . . . . . . . . . . . . . . . . . . . . . . . 88

3.5.6 GTZC TZSC unprivileged watermark 2 register

(GTZC_TZSC_MPCWM2_UPWMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

3.5.7 GTZC TZSC unprivileged watermark 3 register

(GTZC_TZSC_MPCWM3_UPWMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

3.5.8 GTZC TZSC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

3.6 GTZC TZIC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

3.6.1 GTZC TZIC interrupt enable register 1 (GTZC_TZIC_IER1) . . . . . . . . . 92

3.6.2 GTZC TZIC status register 1 (GTZC_TZIC_MISR1) . . . . . . . . . . . . . . . 93

3.6.3 GTZC TZIC interrupt status clear register 1 (GTZC_TZIC_ICR1) . . . . . 95

3.6.4 GTZC TZIC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

4 Embedded Flash memory (FLASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

4.1 FLASH introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

4.2 FLASH main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

4.3 FLASH functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

4.3.1 Flash memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

4.3.2 Empty check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

4.3.3 Error code correction (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

4.3.4 Read access latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

4.3.5 Adaptive real-time memory accelerator (ART Accelerator) . . . . . . . . . 100

4.3.6 Flash program and erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . 104

4.3.7 Flash main memory erase sequences . . . . . . . . . . . . . . . . . . . . . . . . . 105

4.3.8 Flash main memory programming sequences . . . . . . . . . . . . . . . . . . . 107

4.4 FLASH option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112

4.4.1 Option bytes description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

4.4.2 Option bytes programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

4.4.3 Sub-GHz radio SPI security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

Contents RM0453

4/1461 RM0453 Rev 1

4.5 Secure system memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .116

4.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

4.5.2 RSSLIB functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

4.6 Flash memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117

4.6.1 Readout protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

4.6.2 Proprietary code readout protection (PCROP) . . . . . . . . . . . . . . . . . . 121

4.6.3 Write protection (WRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

4.6.4 CPU2 security (ESE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

4.6.5 Hide protection area (HDPAD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

4.6.6 CPU1 boot lock chain of trust . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

4.6.7 CPU2 boot lock chain of trust . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

4.7 FLASH program erase suspension . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

4.8 FLASH interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

4.8.1 Illegal access interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

4.9 Register access protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

4.10 FLASH registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

4.10.1 FLASH access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . 128

4.10.2 FLASH access control register 2 (FLASH_ACR2) . . . . . . . . . . . . . . . . 129

4.10.3 FLASH key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . . . . . . . 130

4.10.4 FLASH option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . 130

4.10.5 FLASH status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . 131

4.10.6 FLASH control register (FLASH_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 133

4.10.7 FLASH ECC register (FLASH_ECCR) . . . . . . . . . . . . . . . . . . . . . . . . 135

4.10.8 FLASH option register (FLASH_OPTR) . . . . . . . . . . . . . . . . . . . . . . . 136

4.10.9 FLASH PCROP zone A start address register

(FLASH_PCROP1ASR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

4.10.10 FLASH PCROP zone A end address register

(FLASH_PCROP1AER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

4.10.11 FLASH WRP area A address register (FLASH_WRP1AR) . . . . . . . . . 140

4.10.12 FLASH WRP area B address register (FLASH_WRP1BR) . . . . . . . . . 141

4.10.13 FLASH PCROP zone B start address register

(FLASH_PCROP1BSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

4.10.14 FLASH PCROP zone B end address register

(FLASH_PCROP1BER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

4.10.15 FLASH IPCC mailbox data buffer address register

(FLASH_IPCCBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

4.10.16 FLASH CPU2 access control register (FLASH_C2ACR) . . . . . . . . . . 144

4.10.17 FLASH CPU2 status register (FLASH_C2SR) . . . . . . . . . . . . . . . . . . 144

RM0453 Rev 1 5/1461

RM0453 Contents

43

4.10.18 FLASH CPU2 control register (FLASH_C2CR) . . . . . . . . . . . . . . . . . . 146

4.10.19 FLASH secure Flash start address register (FLASH_SFR) . . . . . . . . . 148

4.10.20 FLASH secure SRAM start address and CPU2 reset vector register

(FLASH_SRRVR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

4.10.21 FLASH register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

5 Sub-GHz radio (SUBGHZ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

5.1 Sub-GHz radio introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

5.2 Sub-GHz radio main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

5.3 Sub-GHz radio functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

5.3.1 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

5.3.2 Sub-GHz radio signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

5.3.3 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

5.3.4 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

5.3.5 RF-PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

5.3.6 Intermediate frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

5.4 Sub-GHz radio clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

5.4.1 Internal oscillators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

5.4.2 HSE32 reference clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

5.5 Sub-GHz radio modems . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

5.5.1 LoRa modem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

5.5.2 LoRa framing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

5.5.3 FSK modem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

5.5.4 MSK modem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

5.5.5 Generic framing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

5.5.6 BPSK modem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

5.5.7 BPSK framing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

5.6 Sub-GHz radio data buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

5.6.1 Receive data buffer operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

5.6.2 Transmit data buffer operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

5.7 Sub-GHz radio operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

5.7.1 Startup mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

5.7.2 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

5.7.3 Calibration mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

5.7.4 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

5.7.5 Frequency synthesis mode (FS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

5.7.6 Transmit mode (TX) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

Contents RM0453

6/1461 RM0453 Rev 1

5.7.7 Receive mode (RX) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

5.7.8 Active mode switching time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

5.8 Sub-GHz radio SPI interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

5.8.1 Sub-GHz radio command structure . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

5.8.2 Register and buffer access commands . . . . . . . . . . . . . . . . . . . . . . . . 175

5.8.3 Operating mode commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

5.8.4 Sub-GHz radio configuration commands . . . . . . . . . . . . . . . . . . . . . . . 182

5.8.5 Communication status information commands . . . . . . . . . . . . . . . . . . 194

5.8.6 IRQ interrupt commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197

5.8.7 Miscellaneous commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

5.8.8 Set_TcxoMode command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

5.8.9 Sub-GHz radio commands overview . . . . . . . . . . . . . . . . . . . . . . . . . . 203

5.9 Sub-GHz radio application configuration . . . . . . . . . . . . . . . . . . . . . . . . 205

5.9.1 Basic sequence for LoRa, (G)MSK and (G)FSK transmit operation . . 205

5.9.2 Basic sequence for LoRa and (G)FSK receive operation . . . . . . . . . . 206

5.9.3 Basic sequence for BPSK transmit operation . . . . . . . . . . . . . . . . . . . 207

5.10 Sub-GHz radio registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

5.10.1 Sub-GHz radio generic bit synchronization register

(SUBGHZ_GBSYNCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

5.10.2 Sub-GHz radio generic packet control 1A register

(SUBGHZ_GPKTCTL1AR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

5.10.3 Sub-GHz radio generic whitening LSB register

(SUBGHZ_GWHITEINIRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

5.10.4 Sub-GHz radio generic CRC initial MSB register

(SUBGHZ_GCRCINIRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

5.10.5 Sub-GHz radio generic CRC initial LSB register

(SUBGHZ_GCRCINIRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

5.10.6 Sub-GHz radio generic CRC polynomial MSB register

(SUBGHZ_GCRCPOLRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

5.10.7 Sub-GHz radio generic CRC polynomial LSB register

(SUBGHZ_GCRCPOLRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

5.10.8 Sub-GHz radio generic synchronization word control register 7

(SUBGHZ_GSYNCR7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

5.10.9 Sub-GHz radio generic synchronization word control register 6

(SUBGHZ_GSYNCR6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

5.10.10 Sub-GHz radio generic synchronization word control register 5

(SUBGHZ_GSYNCR5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

5.10.11 Sub-GHz radio generic synchronization word control register 4

(SUBGHZ_GSYNCR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

RM0453 Rev 1 7/1461

RM0453 Contents

43

5.10.12 Sub-GHz radio generic synchronization word control register 3

(SUBGHZ_GSYNCR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

5.10.13 Sub-GHz radio generic synchronization word control register 2

(SUBGHZ_GSYNCR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

5.10.14 Sub-GHz radio generic synchronization word control register 1

(SUBGHZ_GSYNCR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

5.10.15 Sub-GHz radio generic synchronization word control register 0

(SUBGHZ_GSYNCR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

5.10.16 Sub-GHz radio LoRa synchronization word MSB register

(SUBGHZ_LSYNCRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

5.10.17 Sub-GHz radio LoRa synchronization word LSB register

(SUBGHZ_LSYNCRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

5.10.18 Sub-GHz radio random number register 3 (SUBGHZ_RNGR3) . . . . . 213

5.10.19 Sub-GHz radio random number register 2 (SUBGHZ_RNGR2) . . . . . 213

5.10.20 Sub-GHz radio random number register 1 (SUBGHZ_RNGR1) . . . . . 213

5.10.21 Sub-GHz radio random number register 0 (SUBGHZ_RNGR0) . . . . . 213

5.10.22 Sub-GHz radio receiver gain control register (SUBGHZ_RXGAINCR) 214

5.10.23 Sub-GHz radio PA over current protection register

(SUBGHZ_PAOCPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

5.10.24 Sub-GHz radio HSE32 OSC_IN capacitor trim register

(SUBGHZ_HSEINTRIMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

5.10.25 Sub-GHz radio HSE32 OSC_OUT capacitor trim register

(SUBGHZ_HSEOUTTRIMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

5.10.26 Sub-GHz radio SMPS control 0 register (SUBGHZ_SMPSC0R) . . . . 215

5.10.27 Sub-GHz radio power control register (SUBGHZ_PCR) . . . . . . . . . . . 216

5.10.28 Sub-GHz radio SMPS control 2 register (SUBGHZ_SMPSC2R) . . . . 216

5.10.29 Sub-GHz radio register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

6 Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

6.1 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

6.1.1 Independent analog peripherals supply . . . . . . . . . . . . . . . . . . . . . . . . 222

6.1.2 Battery Backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

6.1.3 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

6.1.4 Dynamic voltage scaling management . . . . . . . . . . . . . . . . . . . . . . . . 224

6.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

6.2.1 Power-on reset (POR)/power-down reset (PDR)

/Brownout reset (BOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

6.2.2 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . 226

6.2.3 Peripheral voltage monitoring (PVM) . . . . . . . . . . . . . . . . . . . . . . . . . . 227

6.2.4 Radio end of life (EOL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

Contents RM0453

8/1461 RM0453 Rev 1

6.3 Radio busy management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

6.4 CPU2 boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

6.5 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

6.5.1 Run mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

6.5.2 Low-power run mode (LPRun) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

6.5.3 Enter low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

6.5.4 Exit low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

6.5.5 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

6.5.6 Low-power sleep mode (LPSleep) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

6.5.7 Stop 0 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

6.5.8 Stop 1 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

6.5.9 Stop 2 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

6.5.10 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

6.5.11 Shutdown mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

6.5.12 Auto-wakeup from low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . 253

6.6 PWR registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254

6.6.1 PWR control register 1 (PWR_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . 254

6.6.2 PWR control register 2 (PWR_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 256

6.6.3 PWR control register 3 (PWR_CR3) . . . . . . . . . . . . . . . . . . . . . . . . . . 257

6.6.4 PWR control register 4 (PWR_CR4) . . . . . . . . . . . . . . . . . . . . . . . . . . 259

6.6.5 PWR status register 1 (PWR_SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

6.6.6 Power status register 2 (PWR_SR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 261

6.6.7 PWR status clear register (PWR_SCR) . . . . . . . . . . . . . . . . . . . . . . . . 263

6.6.8 PWR control register 5 (PWR_CR5) . . . . . . . . . . . . . . . . . . . . . . . . . . 264

6.6.9 PWR port A pull-up control register (PWR_PUCRA) . . . . . . . . . . . . . . 265

6.6.10 PWR port A pull-down control register (PWR_PDCRA) . . . . . . . . . . . . 265

6.6.11 PWR port B pull-up control register (PWR_PUCRB) . . . . . . . . . . . . . . 266

6.6.12 PWR port B pull-down control register (PWR_PDCRB) . . . . . . . . . . . 266

6.6.13 PWR port C pull-up control register (PWR_PUCRC) . . . . . . . . . . . . . 267

6.6.14 PWR port C pull-down control register (PWR_PDCRC) . . . . . . . . . . . 267

6.6.15 PWR port H pull-up control register (PWR_PUCRH) . . . . . . . . . . . . . 268

6.6.16 PWR port H pull-down control register (PWR_PDCRH) . . . . . . . . . . . 268

6.6.17 PWR CPU2 control register 1 (PWR_C2CR1) . . . . . . . . . . . . . . . . . . 269

6.6.18 PWR CPU2 control register 3 (PWR_C2CR3) . . . . . . . . . . . . . . . . . . 270

6.6.19 PWR extended status and status clear register (PWR_EXTSCR) . . . 271

6.6.20 PWR security configuration register (PWR_SECCFGR) . . . . . . . . . . . 273

6.6.21 PWR sub-GHz SPI control register (PWR_SUBGHZSPICR) . . . . . . . 273

RM0453 Rev 1 9/1461

RM0453 Contents

43

6.6.22 PWR RSS command register (PWR_RSSCMDR) . . . . . . . . . . . . . . . 274

6.6.23 PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275

7 Reset and clock control (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

7.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

7.1.1 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

7.1.2 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

7.1.3 Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

7.1.4 Sub-GHz radio reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

7.1.5 PKA SRAM reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

7.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

7.2.1 HSE32 clock with trimming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

7.2.2 HSI16 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

7.2.3 MSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

7.2.4 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

7.2.5 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287

7.2.6 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

7.2.7 Clock source stabilization time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

7.2.8 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

7.2.9 Clock source frequency versus voltage scaling . . . . . . . . . . . . . . . . . . 289

7.2.10 Clock security system on HSE32 (CSS) . . . . . . . . . . . . . . . . . . . . . . . 289

7.2.11 Clock security system on LSE (LSECSS) . . . . . . . . . . . . . . . . . . . . . . 290

7.2.12 SPI2S2 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290

7.2.13 Sub-GHz radio SPI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

7.2.14 ADC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

7.2.15 RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

7.2.16 Timer clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

7.2.17 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

7.2.18 True RNG clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

7.2.19 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

7.2.20 Internal/external clock measurement with TIM16/TIM17 . . . . . . . . . . . 293

7.2.21 Peripheral clocks enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

7.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

7.4 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

7.4.1 RCC clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 298

7.4.2 RCC internal clock sources calibration register (RCC_ICSCR) . . . . . . 301

7.4.3 RCC clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . 302

Contents RM0453

10/1461 RM0453 Rev 1

7.4.4 RCC PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . 305

7.4.5 RCC clock interrupt enable register (RCC_CIER) . . . . . . . . . . . . . . . . 308

7.4.6 RCC clock interrupt flag register (RCC_CIFR) . . . . . . . . . . . . . . . . . . 309

7.4.7 RCC clock interrupt clear register (RCC_CICR) . . . . . . . . . . . . . . . . . 310

7.4.8 RCC AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . 312

7.4.9 RCC AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . 312

7.4.10 RCC AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . 313

7.4.11 RCC APB1 peripheral reset register 1 (RCC_APB1RSTR1) . . . . . . . . 314

7.4.12 RCC APB1 peripheral reset register 2 (RCC_APB1RSTR2) . . . . . . . . 315

7.4.13 RCC APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . 316

7.4.14 RCC APB3 peripheral reset register (RCC_APB3RSTR) . . . . . . . . . . 317

7.4.15 RCC AHB1 peripheral clock enable register (RCC_AHB1ENR) . . . . . 318

7.4.16 RCC AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . 319

7.4.17 RCC AHB3 peripheral clock enable register (RCC_AHB3ENR) . . . . . 320

7.4.18 RCC APB1 peripheral clock enable register 1 (RCC_APB1ENR1) . . . 321

7.4.19 RCC APB1 peripheral clock enable register 2 (RCC_APB1ENR2) . . . 322

7.4.20 RCC APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . 323

7.4.21 RCC APB3 peripheral clock enable register (RCC_APB3ENR) . . . . . 324

7.4.22 RCC AHB1 peripheral clock enable in Sleep mode register

(RCC_AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

7.4.23 RCC AHB2 peripheral clock enable in Sleep mode register

(RCC_AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326

7.4.24 RCC AHB3 peripheral clock enable in Sleep and Stop mode register

(RCC_AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

7.4.25 RCC APB1 peripheral clock enable in Sleep mode register 1

(RCC_APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328

7.4.26 RCC APB1 peripheral clock enable in Sleep mode register 2

(RCC_APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

7.4.27 RCC APB2 peripheral clock enable in Sleep mode register

(RCC_APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331

7.4.28 RCC APB3 peripheral clock enable in Sleep mode register

(RCC_APB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

7.4.29 RCC peripherals independent clock configuration register

(RCC_CCIPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333

7.4.30 RCC Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 335

7.4.31 RCC control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . 337

7.4.32 RCC extended clock recovery register (RCC_EXTCFGR) . . . . . . . . . 340

7.4.33 RCC CPU2 AHB1 peripheral clock enable register

(RCC_C2AHB1ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342